Projekty oddelenia návrhu a diagnostiky digitálnych systémov VEGA – Vedecká grantová agentúra MŠVVaŠ SR a SAV
ASFEU – Agentúra MŠVVaŠ SR pre štrukturálne fondy EÚ
APVV – Agentúra na podporu výskumu a vývoja
MAD – Medzi-akademická dohoda

Aktuálne riešené projekty oddelenia:

Spracovanie údajov zo senzorov prostriedkami umelej inteligencie
Processing of sensor data via Artificial Intelligence methods.
Program: VEGA
Zodpovedný riešiteľ: Ing. Malík Peter PhD.
ID: VEGA 2/0155/19
Doba trvania: 1.1.2019 – 31.12.2022
Anotácia

Ukončené projekty:

Testovateľné a rekonfigurovateľné digitálne jadrá
Testable and Reconfigurable Digital Cores
Program: Medzivládna dohoda
Zodpovedný riešiteľ: Doc. RNDr. Gramatová Elena CSc.
ID: 14
Doba trvania: 1.1.2004 – 31.12.2007
Anotácia
Workshop o návrhu a diagnostike elektronických obvodov a systémov
Design and Diagnostics of Electronic Circuits and Systems Workshop
Program: International Visegrad Found (IVF)
Zodpovedný riešiteľ: Doc. RNDr. Gramatová Elena CSc.
ID: 12745
Doba trvania: 1.2.2008 – 31.7.2008
Anotácia
Metódy a algoritmy optimalizácie testovania digitálnych systémov na čipe
Techniques and Algorithms for Digital Systems on Chip Testing Optimisation
Program: VEGA
Zodpovedný riešiteľ: Doc. RNDr. Gramatová Elena CSc.
ID: 2/5123/27
Doba trvania: 1.1.2005 – 31.12.2007
Anotácia
Mikroelektronika v sieti stredoškolského vzdelávania
Mictoelectronics in secondary education network
Program: APVV
Zodpovedný riešiteľ: Doc. RNDr. Gramatová Elena CSc.
ID: LPP-0021-06
Doba trvania: 1.10.2006 – 30.9.2009
Anotácia
Nové architektúry na zvýšenie spoľahlivosti digitálnych jadier a systémov
New architectures for increasing the reliability of digital cores and systems
Program: VEGA
Zodpovedný riešiteľ: Ing. Baláž Marcel PhD.
ID: 2/0192/15
Doba trvania: 1.1.2015 – 31.12.2018
Anotácia
Spoľahlivostné architektúry a testovateľnosť digitálnych systémov
Reliable architectures and digital systems testability
Program: VEGA
Zodpovedný riešiteľ: Doc. RNDr. Gramatová Elena CSc.
ID: 2/0135/08
Doba trvania: 1.1.2008 – 31.12.2010
Anotácia
Virtuálne laboratórium digitálneho návrhu pre stredné školy
Virtual digital design laboratory for high schools
Program: APVV
Zodpovedný riešiteľ: Ing. Malík Peter PhD.
ID: LPP-0149-09
Doba trvania: 1.9.2009 – 31.8.2012
Anotácia
Vstavaná samočinná opraviteľnosť logických jadier vnorených v systémoch na čipe
Built-in self-repair for logic cores embedded in system-on-chip
Program: VEGA
Zodpovedný riešiteľ: Ing. Baláž Marcel PhD.
ID: 2/0034/12
Doba trvania: 1.1.2012 – 31.12.2014
Anotácia
Výskum a vývoj nových informačných technológií na predvídanie a riešenie krízových situácií a bezpečnosť obyvateľstva
(CRISIS)
Program: Štrukturálne fondy EÚ Výskum a vývoj
Zodpovedný riešiteľ: doc. Ing. Hluchý Ladislav CSc.
ID: ITMS 26240220060
Doba trvania: 3.1.2011 – 31.12.2013
Anotácia

Aktuálne riešené projekty oddelenia (anotácie):

Spracovanie údajov zo senzorov prostriedkami umelej inteligencie
Processing of sensor data via Artificial Intelligence methods.
Anotácia: Projekt sa zameria na výskum nových metód a algoritmov spracovania multisenzorových dát pre úlohy diagnostiky objektov, vyhodnocovania oblastí záujmu, bezpečnej komunikácie a zjednodušenia tvorby nových inteligentných modelov. Výskum bude prioritne orientovaný na moderné metódy umelej inteligencie s dôrazom na hlboké učenie. Algoritmy umelej inteligencie preukazujú výrazne lepšie výsledky v porovnaní s klasickými metódami a príkladom je obrovský pokrok spresnenia sémantického segmentovania obrazu pomocou hlbokého učenia v posledných piatich rokoch. Moderné miniatúrne elektromechanické štruktúry s nízkou cenou umožňujú jednoduchú integráciu a skupinové nasadenie viacerých senzorov vedúce k produkcii obrovského objemu multisenzorových dát, ktoré nie je možné manuálne spracovať. Výstupom budú nové modely presnej sémantickej segmentácie obrazu, modely presnej diagnostiky objektov, modely kooperácie viacerých senzorov a bezpečného prenosu dát, najmä v prostredí Internetu vecí – IoT a Priemysel 4.0.

Ukončené projekty (anotácie):

Testovateľné a rekonfigurovateľné digitálne jadrá
Testable and Reconfigurable Digital Cores
Anotácia: Projekt je zameraný na metódy samočinnej testovateľnosti digitálnych systémov a ich aplikovateľnosti na logické a pamäťové obvody. Téma projektu sa riešila na oboch pracoviskách výmenou doktorandov a mladých výskumných pracovníkov počas 3 rokov riešenia projektu.

Workshop o návrhu a diagnostike elektronických obvodov a systémov
Design and Diagnostics of Electronic Circuits and Systems Workshop
Anotácia: Predmetom projektu je organizácia 11-teho medzinárodného workshopu Design and Diagnostics of Electronic Circuits and Systems, ktorý sa poriada každoročne v krajinách V4. V apríli 2008 sa bude organizovať v Bratislave. Cieľom projektu je aktivovať viac účastníkov z krajín V4 prostredníctvom grantov, hlavne študentov z univerzit, výskumných ústavov ako aj s industrálnej sféry.

Metódy a algoritmy optimalizácie testovania digitálnych systémov na čipe
Techniques and Algorithms for Digital Systems on Chip Testing Optimisation
Anotácia: Témou projektu sú algoritmy a metódy návrhu optimálnych štruktúr (samočinnej) testovateľnosti zabudovaných a implementovaných na čipe. Projekt nadväzuje nepriamo na VEGA projekt 2/2066/22, ktorého objektom bola testovateľnosť digitálnych obvodov implementujúcich algoritmy šifrovania údajov. Dosiahnuté výsledky ukázali, že síce existujú rôzne techniky a ich hardvérové riešenia, štandardy pre zabezpečenie (samočinnej) testovateľnosti, ale nemusia byť vždy aplikované optimálne a efektívne. Získané znalosti a skúsenosti sú základom riešenia optimalizácie existujúcich a návrhu nových metód zabezpečenia (samočinnej) testovateľnosti vzľadom k dôležitým parametrom: čas testovania, spotreba energie, plocha čipu naviac a náklady nutné na zabezpečenie (samočinnej) testovateľnosti resp. diagnózy porúch. Objektom výskumu je digitálny systém integrovaný do programovateľných alebo zákazníckych obvodov, ktorý môže obsahovať rôzne bloky – jadrá (prednavrhnuté alebo vlastné). Východzími metódami sú štandardy pre testovanie: IEEE 1500 SECT (štandard pre vnorené jadrá), IEEE 1149.1 Test Access Port and Boundary–Scan Architecture (JTAG), existujúce metódy samočinného testovania realizované lineárnymi spätnoväzobnými posuvnými registrami, celulárnymi automatmi a metódy kompakcie a kompresie testov. Očakávaný prínos je v nových algoritmoch a technikách s optimálnou hardvérovou a softvérovou implementáciou vzhľadom k uvedeným parametrom a v systéme ich automatickej syntézy pre VHDL (very high description language) modely digitálnych obvodov a systémov.

Mikroelektronika v sieti stredoškolského vzdelávania
Mictoelectronics in secondary education network
Anotácia: Projekt je zameraný na zriadenie stredoškolskej siete mini-centier pre návrh digitálnych obvodov metodicky koordinovanej výskumným tímom Slovenskej akadémie vied. Pilotné mini-centrá, vytvorené na štyroch vybraných stredných školách, budú vybavené licenciami profesionálnych návrhových prostriedkov pre integrované obvody FPGA (field programmable gate array). Prostredníctvom ľahko pochopiteľných učebných manuálov, názorných príkladov pre začiatočníkov a pokročilých, ako aj zadaní pre samostatnú prácu za pomoci vyškolených pedagógov a výskumného tímu sa študentom sprístupnia základy digitálneho návrhu v súčasných technológiách. Získané znalosti a zručnosti zvýšia záujem mladých ľudí o mikroelektroniku a využitie nových technológií vo výskume i praxi. Skúsenosti pedagógov a výskumníkov spolu s výsledkami práce študentov v mini-centrách budú v závere projektu poskytnuté iným stredným školám a prezentované verejnosti. Overené učebné materiály a postupy budú spracované do metodickej príručky.

Nové architektúry na zvýšenie spoľahlivosti digitálnych jadier a systémov
New architectures for increasing the reliability of digital cores and systems
Anotácia: Zložité systémy integrované na čipe sa stávajú všadeprítomnými v rôznych aplikáciách, preto ich prevádzka musí byť spoľahlivá a odolná voči zlyhaniu napriek tomu, že nové nanotechnológie zvyšujú mieru ich poruchovosti v dôsledku nových poruchových mechanizmov. Spoľahlivosť systémov na čipe sa stáva kritickým parametrom a často sa dá zabezpečiť iba na úkor kvality ostatných parametrov, ako sú napr. spotreba a plochačipu. Zámerom projektu je výskum nových architektúr so vstavanou samočinnou opravou vhodných pre rôzne typy digitálnych jadier vnorených v systémoch na čipe. Okrem štandardných jadier ako sú procesory, riadiace ainé kombinačné jadrá sa projekt zameriava aj na tzv. špeciálne jadrá, pre ktoré v súčasnosti neexistujú metódy na zvýšenie spoľahlivosti. Navrhnuté architektúry budú overené simuláciou dostupnými softvérovými nástrojmi a experimentálne s využitím programovateľných obvodov. Výsledky projektu prispejú k zvýšeniu spoľahlivosti a životnosti systémov na čipe.

Spoľahlivostné architektúry a testovateľnosť digitálnych systémov
Reliable architectures and digital systems testability
Anotácia: Cieľom projektu je návrh a implementácia nových spoľahlivostne riešených architektúr pre diagnózu a opraviteľnosť porúch v digitálnych systémoch. Testovanie zložitých digitálnych systémov na čipe vyžaduje čoraz viac hardvérových blokov, ako sú samočinné generátory testu, bloky pre kompresiu a dekompresiu, príznakové analyzátory, štandardizované rozhrania pre dostupnosť vstupov a výstupov blokov vnorených na čipe a rôzne typy riadenia. Zvyšovaním veľkosti testovacieho hardvéru vzniká nový problém, a tým je jeho spoľahlivosť. Výsledky projektu pomôžu zvýšiť kvalitu testovania, spoľahlivosť a životnosť digitálnych systémov zavedením nových stratégií a postupov, ktoré prepoja metódy periodickej a priebežnej diagnostiky ako v systéme, tak aj v blokoch určených pre testovanie týchto systémov. Navrhnuté nové metódy budú overované aplikáciou na reálnych digitálnych systémoch s využitím technológie FPGA. Výber sa zameria na systémy pre šifrovanie údajov, spracovanie obrazu a spracovanie zvuku.

Virtuálne laboratórium digitálneho návrhu pre stredné školy
Virtual digital design laboratory for high schools
Anotácia: Cieľom projektu je vytvorenie virtuálneho laboratória návrhu digitálnych obvodov pre študentov stredných škôl zameraných na elektrotechniku a aplikovanú informatiku. Projekt kontinuálne nadväzuje na výsledky dosiahnuté v projekte MikroN (LPP-0021-06). Virtuálne laboratórium bude poskytovať prístup k profesionálnemu návrhovému softvéru FPGA, nové interaktívne výučbové moduly a výučbové materiály na návrh digitálnych obvodov. Projekt taktiež zabezpečí pre pedagógov a študentov kurzy používania návrhového softvéru s metodickými príručkami, nové zadania pre praktické maturitné práce študentov, súťaže a odbornú prax na ÚI SAV, špeciálne výučbové hodiny vedené odbornými pracovníkmi ÚI SAV na stredných školách z oblasti elektrotechniky, elektrotechnológie a počítačových systémov. Virtuálne laboratórium bude technicky distribuované na siedmych pracoviskách a bude využívať nový spoločne vytvorený elektronický portál.

Vstavaná samočinná opraviteľnosť logických jadier vnorených v systémoch na čipe
Built-in self-repair for logic cores embedded in system-on-chip
Anotácia: Zabezpečenie spoľahlivosti digitálneho systému počas jeho životnosti sa stáva hlavnou výzvou súčasného polovodičového priemyslu. Požiadavkou je navrhnúť vysoko spoľahlivý systém, napriek tomu, že spoľahlivosť niektorých jeho základných častí má v súčasných nanometrových technológiách klesajúcu tendenciu v dôsledku nových poruchových mechanizmov. Spoľahlivosť zložitých systémov integrovaných na jednom čipe sa nedá dosiahnuť bez implementácie vlastnosti samočinnej opraviteľnosti. Aplikácie takýchto architektúr pre pamäťové obvody a iné pravidelné štruktúry sú v dnešnej dobe už známe. Cieľom predkladaného projektu je vývoj nových metód návrhu architektúr so vstavanou samočinnou opravou vhodných pre obvody s nepravidelnou štruktúrou (kombinačné aj sekvenčné logické obvody). Vyvinuté nové metódy budú overené na vybraných typoch logických jadier simuláciou v dostupných softvérových nástrojoch a v programovateľných obvodoch. Výsledky projektu prispejú k zvýšeniu spoľahlivosti systémov na čipe.

Výskum a vývoj nových informačných technológií na predvídanie a riešenie krízových situácií a bezpečnosť obyvateľstva
(CRISIS)
Anotácia: Bezpečnosť obyvateľstva, predvídanie živelných pohrôm a krízový manažment patria v súčasnosti k aktuálnym témam v spoločnosti. Rozvoj IT umožňuje uplatnenie sofistikovaných metód v snahe redukovat ohrozenie obyvateľstva, majetku a životného prostredia.Realizáciou aktivít projektu sa dosiahne synergický efekt, ktorý posilní schopnosť všetkých aplikačných výstupov uplatniť sa v praxi. Jednotlivé aktivity projektu sú navzájom previazané s cieľom integrovať výsledky výskumu do široko koncipovaného bezpečnostného systému, ktorého použiteľnosť bude vo viacerých oblastiach ochrany obyvateľstva, majetku a životného prostredia. Prínosom projektu bude najmä obohatenie výskumu v jednotlivých oblastiach o ďalšie aspekty, ktoré zvýšia pridanú hodnotu výsledného riešenia. Výhodou komplexného prístupu k riešeniu IS pre bezpečnosť je aj súčast výskumu v oblasti vývoja progresívnych technológií pre prípravu špeciálnych obvodov a senzorov pre IS. Prenositeľnosť výsledkov do praxe bude zlepšená pridaním takých vlastnostíbezpečnostných systémov, ako je používanie expresívnej rečovej syntézy pre generovanie citovo podfarbených varovaní, vytvorenie vizualizačných nástrojov pre simuláciu šírenia požiarov, vizualizáciu syntézy reči a prepojeniena mechatronické systémy, ktoré budú zabezpečovať monitorovanie pohyblivých objektov, detekovanie rizikových situácií a na smart mobilné mechatronické systémy pre zabezpečenie pohybu v rizikovom teréne.